数字电路-常用中规模时序逻辑电路 1计数器2寄存器和移位寄存器3脉冲序列信号发生器 7490（异步二-五-十计数器）74194（四位双向移位寄存器）74161（可预置的四位二进制同步计数器）常用中规模同步时序器件：计数器和寄存器。 1计数器的概述1计数器概念－模的概念2计数器分类2异步计数器3同步计数器7.1计数器 计数器——用以统计输入脉冲CP个数的电路。计数器的分类：计数器加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)二进制计数器十进制计数器N进制计数器(按计数制)一计数器概述 二异步计数器1异步二进制计数器(实验十三、十四)1．异步二进制加计数器2．异步二进制减计数器*3．异步二进制可逆计数器2中规模异步计数器1．电路符号和引脚含义2．逻辑功能3．应用 1、二进制异步计数器二进制异步加法计数器（4位）工作原理：4个JK触发器都接成T’触发器。每来一个CP的下降沿时，FF0向相反的状态翻转一次；每当Q0由1变0，FF1向相反的状态翻转一次；每当Q1由1变0，FF2向相反的状态翻转一次；每当Q2由1变0，FF3向相反的状态翻转一次。 作出该电路的时序波形图和状态图。由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 （1）异步二进制计数器1．异步二进制加计数器1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP用D触发器如何实现？工作原理：3个JK触发器都接成T’触发器。 2．异步二进制减计数器*3．异步二进制可逆计数器1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP用D触发器如何实现？ （2）中规模异步计数器二－五－十进制异步计数器（7490）1．电路符号与引脚符号14个引脚的集成芯片6个输入端，4个输出端QAQBQCQD为数据输出端S91和S92为直接置位端R01和R02为直接复位端CPA和CPB分别为脉冲输入端电源VCC（5脚）地GND（10脚）QAQBQCQDCPA7490CPBS91S92R01R02(6)(7)(2)(3)(12)(9)(8)(11)(14)(1) 逻辑功能直接复位置9计数输入输出CPR01R02S91S92QAQBQCQD×110×000011×00000××111001×0×0计数0×0×0××0×00×R01*R02=0且S91*S92=0 2．应用1）构成二进制和五进制计数器i)一位二进制计数器ii)一位五进制计数器M=2QACPAQAQBQCQDCPA7490CPBQAQBQCQDCPA7490CPBM=5QBQCQDCPB(最高位)(最低位) 2）构成十进制计数器8421码5421码M=5M=2QAQBQCQD最低位(LSB)最高位(MSB)计数脉冲CPAM=5M=2QBQCQDQA最低位(LSB)最高位(MSB)计数脉冲CPBCPAQAQBQCQDCPA7490CPBQAQBQCQDCPA7490CPB 2）构成十进制计数器8421码5421码M=5M=2QAQDQCQB最低位(LSB)最高位(MSB)计数脉冲CPAQDQCQBQACPA7490CPBQDQCQBQACPA7490CPBM=5M=2QDQCQBQA最低位(LSB)最高位(MSB)计数脉冲CPBCPA 序号QDQCQBQA00000100012001030011401005010160110701118100091001序号QAQDQCQB000001000120010300114010051000610017101081011911008421码模10计数器状态表5421码模10计数器状态表 3）构成九进制计数器（采用反馈复位法）&QAQBQCQDCPA7490CPBS91S92R01R02&1001100000000000101110110001001010011100110000100状态图： QDQCQBQACPA7490CPBS91S92R01R02 QAQBQCQDCPA7490CPBQAQBQCQDCPA7490CPB高位低位4）构成二十四进制计数器5）构成六十进制计数器*6）构成100分频器、1000分频器构成100进制 QAQBQCQDCPA7490CPB（I）QAQBQCQDCPA7490CPB（II）高位低位S91S92R01R02S91S92R01R02&7490构成24进制 常见中规模异步计数器：1、十进制（BCD）异步计数器74907429074390744902、二进制异步计数器749374293743933、可预置数的十进制计数器74176741964、可预置数的二进制异步计数器7417774197 三、同步计数器1．同步二进制加计数器2．同步二进制减计数器*3．同步二进制可逆计数器1）同步计数器2）中规模同步计数器1．电路符号和引脚含义2．逻辑功能3．应用 分别用J-K触发器和D触发器设计一个三位二进制加计数器。推广到n位二进制计数器000001111110010101100011Q2Q1Q0Q2n+1Q1n+1Q0n+1000001001010010011011100100101101110110111111000Q1Q0Q2000111100001011101Q1Q0Q2000111100010110101Q1Q0Q2000111100100111001 1．同步二进制加计数器用JK触发器实现n位二进制同步加计数器，驱动方程为：J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0用D触发器实现n位二进制同步加计数器，驱动方程为：D0＝Q0D1＝Q1Q0D2＝Q2(Q1Q0)D3＝Q3(Q2Q1Q0)Dn－1＝Qn-1（Qn-2Qn-3…Q1Q0）（1）同步计数器（实验十四：3、4） 1．同步二进制加计数器用JK触发器实现n位二进制同步加计数器，驱动方程为：J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0Z＝Qn-1Qn-2…Q1Q0用D触发器实现n位二进制同步加计数器，驱动方程为：D0＝Q0D1＝Q1Q0D2＝Q2(Q1Q0)D3＝Q3(Q2Q1Q0)Dn－1＝Qn-1（Qn-2Qn-3…Q1Q0）（1）同步计数器（实验十四：3、4） 2．同步二进制减计数器用JK触发器实现n位二进制同步减计数器，驱动方程为：J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0*3．同步二进制可逆计数器用D触发器实现n位二进制同步减计数器，驱动方程为：D0＝Q0D1＝Q1Q0D2＝Q2(Q1Q0)D3＝Q3(Q2Q1Q0)Dn－1＝Qn-1（Qn-2Qn-3…Q1Q0） 2．同步二进制减计数器用JK触发器实现n位二进制同步减计数器，驱动方程为：J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0Z=Qn-1Qn-2…Q1Q0*3．同步二进制可逆计数器用D触发器实现n位二进制同步减计数器，驱动方程为：D0＝Q0D1＝Q1Q0D2＝Q2(Q1Q0)D3＝Q3(Q2Q1Q0)Dn－1＝Qn-1（Qn-2Qn-3…Q1Q0） （2）中规模同步计数器可预置的四位二进制同步计数器（74161）1．电路符号和引脚含义16个引脚的集成芯片9个输入端，5个输出端QAQBQCQD为数据输出端CP为脉冲输入端T和P为使能输入端电源VCC（16脚）地GND（8脚）OC/RCO为溢出进位输出端Cr/Rd为异步清零端LD为同步预置端TQAQBQCQDP74161OCCPCrLDABCD(1)(9)(3)(4)(5)(6)(14)(13)(12)(11)(10)(7)(2)(15) 2．逻辑功能异步清零同步预置保持计数当同步计数器加到“1111”时，OC=TQAQBQCQD=1输入输出CPCrLDPTABCDQAQBQCQD×0×××××××000010××ABCDABCD×110×××××保持×11×0××××保持1111××××计数 (a)外引线排列图(b)逻辑符号 74161型四位同步二进制计数器的功能表清0预置控制时钟预置数据输入输出RdLdEPETCPA3A2A1A0Q3Q2Q1Q00××××××××000010××↑d3d2d1d0d3d2d1d0110××××××保持11×0×××××保持1111↑××××计数 74161工作原理波形图Cr清除Ld置入D0D1D2D3Q0Q1Q2Q3CP时钟数据输入P允许T允许输出串行进位输出Occ异步同步131415012清除预置计数禁止 3．应用1）构成十六进制计数器TQAQBQCQDP74161OCCPCrLDABCD11××××11 2）构成十进制计数器i)采用反馈复位法ii)采用反馈预置法（一)TQAQBQCQDP74161OCCPCrLDABCD&1××××11&TQAQBQCQDP74161OCCPCrLDABCD&1000011&设初始状态为0000（预置功能）（清零功能）思考：请问还有别的预置方法吗？ i)采用反馈复位法（清零功能）当Q3Q2Q1Q0=1010时，计数器清零。设初始状态为0000TQAQBQCQDP74161OCCPCrLDABCD&1××××111010 iii)采用反馈预置法（二)TQAQBQCQDP74161OCCPCrLDABCD1011011111111100110思考:请问用此种方法如何构成模5计数器？扩展到N进制呢N<16设初始状态为0110当Q3Q2Q1Q0=1111时，即OC输出为1时，计数器预置数0110。后10个数预置数=(16-N)2 采用反馈置位法（预置功能）当Q3Q2Q1Q0=1101时，计数器预置数0100。设初始状态为01007416101001&另一解法 3）构成256进制计数器（采用同步连接和异步连接）TQAQBQCQDP74161OCCPCrLDABCD111TQAQBQCQDP74161OCCPCrLDABCD1TQAQBQCQDP74161OCCPCrLDABCD111TQAQBQCQDP74161OCCPCrLDABCD1111 147进制计数器74161(II)74161（I）1&111174161(II)74161（I）11100&111001Q0Q1Q2Q3Q4Q5Q6Q7 147进制计数器74161(II)74161（I）11100&111001Q0Q1Q2Q3Q4Q5Q6Q7 4）分析74161构成的电路，问这是多少进制计数器；有无挂起现象.假设初始状态QDQCQBQA=0000。TQAQBQCQDP74161OCCPCrLDABCD100111分析：假设初始状态QDQCQBQA=0000，CrLD=10：预置数DCBA=0100，则CrLD=11：计数0100-0101-0110-0111-1000，此时QC=0,则LD=0开始预置1100，则LD=1计数，1101-1110-1111-0000，预置0100。由此判断为十进制。六种无效状态代入判断是否有挂起。 QDQCQBQAQDn+1QCn+1QBn+1QAn+10000010011111110010111011100011010000111001100100001101110101001状态图：可知：该电路有自启动功能，即无挂起现象。 Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+10000010011111110010111011100011010000111000000010111011000100101010000111000 0000010011111110010111011100011010000111001100100001101110101001 常见中规模同步计数器：1、十进制（BCD）同步计数器74160741622、二进制同步计数器74161741633、可预置的可逆十进制计数器7416874190741924、可预置的可逆二进制计数器741697419174193 7．2寄存器和移位寄存器寄存器和移位寄存器是常用的时序逻辑电路，能接受、发送和存放数据，具有记忆、清零、预置等功能，而且能对数据进行移位。每个触发器能存放一位二进制数，n个触发器能存放n位数据。寄存器的三个基本特征：数据存得进，记得住，取得出。四位基本的寄存器：QQDC1QQDC1QQDC1QQDC1CPD3D2D1D0Q3Q3Q2Q2Q1Q1Q0Q0 中规模集成移位寄存器通用的双向移位寄存器（74194）1．电路符号和引脚含义16个引脚的集成芯片10个输入端，4个输出端QAQBQCQD为并行数据输出端QA为左移串行数据输出端QD为右移串行数据输出端A～D为并行数据输入端DR为右移串行数据输入端DL为左移串行数据输入端CP为移位时钟脉冲输入端S1和S0为使能输入端(控制端）电源VCC（16脚）地GND（8脚）Cr为异步清零端S1QAQBQCQDS074194CPCrDRABCDDL(1)(2)(3)(4)(5)(6)(7)(15)(14)(13)(12)(10)(9)(11) 2．逻辑功能异步清零静态保持并行送数右移左移动态保持输入输出CrS1S0CPDLDRABCDQAn+1QBn+1QCn+1QDn+10×××××××××00001××0××××××QAnQBnQCnQDn111××ABCDABCD101×0××××0QAnQBnQCn101×1××××1QAnQBnQCn1100×××××QBnQCnQDn01101×××××QBnQCnQDn1100××××××QAnQBnQCnQDn 3．应用1）构成环行计数器S0QAQBQCQDS174194CPCrDRABCDDL1×××××101DC11DC11DC11DC1CPQ0Q1Q2Q3 S0QAQBQCQDS174194CPCrDRABCDDL11000X10有挂起现象。QAQBQCQD Q0Q1Q2Q3M1>CPDSRD0D1D2D3M0CP7419411RD111012341110011110111101Q0Q1Q2Q3CP↑状态转移路线有效循环无效循环无自启动特性的环型计数器，如何让其能自启动？通常先预置数，再移位计数。如： 典型移位计数器㈠有自启动特性的环型计数器特点：①每个时钟周期只有一个输出端为1（或0）。②不需译码电路。③具有自启动特性，消除了无效循环。 2.扭环形计数器 2）构成扭环行计数器S0QAQBQCQDS174194CPCrDRABCDDL1×××××1011DC11DC11DC11DC1CPQ0Q1Q2Q31偶数分频器2分频468状态图：1QAQBQCQD （2）扭环形计数器(D0=Q3)状态图 3）构成奇数分频器S0QAQBQCQDS174194CPCrDRABCDDL1×××××10&七分频五分频、三分频如何构成？ 123456789101112七分频器波形图QAQBQCQD0000100011001110111101110011000110001100111011110111 例：用74194构成序列01100101的序列发生器。01100101分析：序列全部产生需要8个时钟周期，则需要的移位级数（触发器个数）为3，即用到移位寄存器的3级移位，选用Q3Q2Q1。序列由Q1输出，右移位。设初始状态为101。CPF(DR)Q3Q2Q10123456710101000110011001110101000110101014）构成序列发生器卡诺图化简 4）并行串行的转换S0QAQBQCQDS174194CPCrDRABCDDL110N1N2N3×1&S0QAQBQCQDS174194CPCrDRABCDDL1N4N5N6N7×1&STCP0110010N1N2N3N4N5N6N7110N1N2N3N4N5N6110N1N2N3N4N51110N1N2N3N411110N1N2N310N1N2110N111100N7N6N5N4N3N2N1 常见中规模移位寄存器：1、串入/并出移位寄存器74164（8位）2、串入/串出移位寄存器7491（8位）3、并入/串出移位寄存器74165（8位）741664、并入/并出移位寄存器74957419574295741947429974323 两位串行输入、并行输出双向移位寄存器。该寄存器有两个输入端，其中X2为控制端，用于控制移位方向，X1为数据输入端。当X2＝0时，X1往寄存器高位串行送数，寄存器中的数据从高位移向低位；当X2＝1时，X1往寄存器低位串行送数，寄存器中的数据从低位移向高位。01101100011000,1101,1010010011110001,1100,10X2X1